陕西西安四川成都北京上海培训Signal Integrity for High-Speed Memory and Processor I/O

上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：深圳大学成教院/ 电影大厦(地铁一号线大剧院站)【北京分部】：福鑫大楼/北京中山【武汉分部】：佳源大厦（高新二路）【南京分部】：金港大厦(和燕路) 【成都分部】：领馆区1号（中和大道）
最近开课时间(连续班/周末班/晚班）：Signal Integrity for High-Speed Memory and Processor I/O：即将开课，详情请咨询客服。(请抓紧报名)

实验设备

　    ◆课时：共6天,36学时


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        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

　　Signal Integrity for High-Speed Memory and Processor I/O

课程介绍

了解信号完整性技术以及如何应用于 Xilinx FPGA 和半导体存储器间的高速接口。本课程将讲述高速总线和时钟设计，包括传输线终端、负载及抖动。您将采用CAD 工具包实现IBIS 模型仿真。本课程还包括管理PCB 和片上终端相关内容。

必备条件

?? 最好具有 Xilinx FPGA 设计经验(或学过 FPGA 设计原理课程)

课程概要

        ?? 信号完整性问题的领域界定
        ?? IBIS 模型
        ?? 使用合适的传输线终端
        ?? 了解负载对信号传播的影响
        ?? 减小抖动的影响
        ?? 管理存储器高速数据总线
        ?? 了解选择 PCB 封装效应
        ?? 片上终端和分立终端的区别

实验介绍

        Mentor 实验

        实验1．选择合适的Mentor 仿真器
        实验2．信号完整性动手实验，观察反射和传播效应
        实验3．使用IBIS 仿真器，研究基本的传输线效应
        实验4．使用存储的仿真信息进行功率计算并进行附加的时钟仿真
        实验5．观察传输线的耦合效应
        实验6．演示如何使用EBD 模型处理SDRAM 模块

        Cadence 实验

        实验1．选择合适的Cadence 仿真器
        实验2．分析一个简单的时钟网络
        实验3．多点时钟网络引起的信号完整性效应
        实验4．交调分析
        实验5．地址和数据分析