 Synopsys Power Compile培训 |
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班.级.规.模.及.环.境 |
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为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限5人，多余人员安排到下一期进行。 |
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上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：深圳大学成教院/ 电影大厦(地铁一号线大剧院站)【北京分部】：福鑫大楼/北京中山 【武汉分部】：佳源大厦（高新二路） 【南京分部】：金港大厦(和燕路)
【成都分部】：领馆区1号（中和大道）
最近开课时间(连续班/周末班/晚班）：Synopsys Power Compile培训：即将开课，详情请咨询客服。(请抓紧报名) |
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实验设备 |
◆课时： 共6天,36学时
☆合格学员免费颁发相关资格证书，提升您的职业资质
作为最早专注于嵌入式培训的专业机构，曙海嵌入式提供的证书得到本行业的广泛认
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◆在读学生凭学生证，可优惠500元。 |
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.质.量.保.障. |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
Synopsys Power Compile培训
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培训方式以讲课和实验穿插进行
课.程.描.述 ：
Course Objectives
1) Acquire basic skill to analyze and optimize for power using Synopsys Power Complier
2) Use prime Power to perform full—chip, accurate dynamic power analysis?
Course target
Design engineers who perform gate level power analysis?
Prerequisite?
You should have experience in the following areas:?
Understanding of digital IC design
Working knowledge of Design Complier
Knowledge of Verilog or VHDL Simulation
Experience with UNIX and text editor
Writing scripts using Tcl
Reading and lingking a gate—level netlist in PT or DC
Simulation of designs in Verilog or VHDL
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