 Synopsys Chip Synthesis设计逻辑综合与DFT Compiler培训 |
| 培.养.对.象 |
1.理工科背景，有志于数字集成电路设计工作的学生和转行人员；
2.需要充电，提升技术水平和熟悉设计流程的在职人员；
3.集成电路设计企业的员工内训。
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| 入.学.要.求 |
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学员学习本课程应具备下列基础知识：
◆电路系统的基本概念。 |
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班.级.规.模.及.环.境 |
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为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限5人，多余人员安排到下一期进行。 |
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上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：深圳大学成教院/ 电影大厦(地铁一号线大剧院站)【北京分部】：福鑫大楼/北京中山学院 【武汉分部】：佳源大厦（高新二路） 【南京分部】：金港大厦(和燕路)
【成都分部】：领馆区1号（中和大道）
最近开课时间(连续班/周末班/晚班）： Synopsys Chip Synthesis与DFT：2025年10月1日..节假日班火热报名中.....实战培训......直播、现场培训皆可....用心服务..............--即将开课----即将开课，请咨询客服。 |
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学时 |
◆课时： 共6天,36学时
◆外地学员：代理安排食宿（需提前预定）
☆合格学员免费颁发相关资格证书，提升您的职业资质
作为最早专注于嵌入式培训的专业机构，曙海嵌入式学院提供的证书得到本行业的广泛认
可，学员的能力得到大家的认同。
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◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。注意：在读学生凭学生证，即使一个人也优惠500元。 |
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.质.量.保.障. |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、培训结束后,培训老师留给学员手机和Email,免费提供半年的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。 ☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质。专注高端培训13年，曙海提供的证书得到本行业的广泛认可，学员的能力得到大家的认同，受到用人单位的广泛赞誉。 |
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Synopsys Chip Synthesis设计逻辑综合与DFT Compiler培训 |
第一阶段 |
Synopsys Chip Synthesis 设计逻辑综合? |
简介
DC是业界最优秀的设计综合工具，将行为级描述的设计在一定的规约下转化为逻辑结构。采用行为级描述可以提高逻辑设计的层次，减低逻辑设计的复杂度，提高设计效率。本门课程覆盖了ASIC综合设计的过程--从掌握用HDL（Verilog and VHDL）设计到产生最后的门级网表。试验中Verilog和VHDL的实例都有讲解。
● 主要内容
◎ 创建一个有时序驱动的设计
◎ 创建设计约束
◎ 设计综合及优化
◎ 时序分析
● 适用以下人员
◎ 具有数字IC设计的知识；
◎ 了解Verilog 或VHDL； |
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第二阶段 |
Synopsys DFT Compiler? |
● 课程简介：
DFT Compiler提供独创的"一遍测试综合"技术和解决方案。它和Design Compiler、Physical Compiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期，方便的实现高质量的测试分析，确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖的分析。
TetraMAX ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计，TetraMAX可以在最短的时间内，生成具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计，同时提供故障仿真和分析能力。
● 主要内容：
1、 深刻理解DFTC和TetraMAX中测试的概念，在逻辑中怎样用D算法查找目标缺陷，明白为什么扫描路径对于支持ATPG是必须的，以及ATE怎样执行一个ATPG测试模式。
2、 在基本DFTC测试流程中，将获得①建立缺省的测试参数；②执行测试编译；③检查扫描路径；④在块中插入扫描链；⑤在DFTC中预估故障覆盖率。
3、 在大多数ASIC设计中，提高逻辑电路的可测性以及如何改善，如内部时钟、异步置位或复位信号等。
4、 提高逻辑电路的测试覆盖率，如内部或外部三态总线、双向插脚、嵌入式存贮块等。
5、 了解作为逻辑设计的另一方面的扫描路径插入，及如何管理复杂的设计，如自顶向下和自底向上方法、扫描链数和测试时间等。
6、 了解转出一个设计到TetraMAX的关键步骤及测试协议文件所包含的信息等。
●????????? 课程安排
第一部分
1、 Understanding Scan Testing
2、 Baseline DFTC Flow
第二部分
3、 DFT for General Logic
4、 DFT for "Test-Resistant"Logic
5、 How to Insert Scan Paths
第三部分
6、 Exporting to TetraMAX
7、 Using TetraMax ATPG
8、 Wrap-Up：Testing the SOC ?
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